為(wèi)什么控制阻抗真的很(hěn)重要？

2021-04-26

為(wèi)什么控制阻抗真的很(hěn)重要？

每天，PCB设计和组件变得越来越小(xiǎo)，越来越快–换句话说，变得越来越复杂。现在，至关重要的是要了解您的关键网络和走線(xiàn)，阻抗以及電(diàn)路板如何影响信号性能(néng)。

简单的互连走線(xiàn)和导體(tǐ)的时间已经结束。如今，電(diàn)路的速度正在日益提高，而GHz范围内的信号却很(hěn)常见。因此，走線(xiàn)的受控阻抗在信号完整性和電(diàn)路板性能(néng)中起着重要作用(yòng)。

在本文(wén)中，我们将介绍以下主题：

什么是受控阻抗（CI）？

1.1為(wèi)什么需要受控阻抗？

1.2影响受控阻抗的因素

1.3為(wèi)什么最好指定電(diàn)路板的電(diàn)介质而不是CI？

如何设计阻抗可(kě)控的電(diàn)路板？

2.1确定哪些信号需要CI

2.2用(yòng)阻抗要求注释原理(lǐ)图

2.3确定CI跟踪的跟踪参数

在设计可(kě)控阻抗时避免这些布線(xiàn)错误

3.1區(qū)分(fēn)CI迹線(xiàn)与其他(tā)迹線(xiàn)

3.2保持差分(fēn)对路由的对称性

3.3足够的间隔b / w控制的阻抗走線(xiàn)，其他(tā)走線(xiàn)和组件（3W和2W规则）

3.4组件，过孔和耦合電(diàn)容器的放置

3.5長(cháng)度匹配

3.6受控阻抗信号返回路径的参考层

3.7在层更改通孔附近添加缝合通孔

受控阻抗设计清单

Sierra的受控阻抗功能(néng)

如何使用(yòng)Sierra的阻抗计算器？

6.1如何计算单端阻抗？

6.2如何计算差分(fēn)阻抗？

1.什么是受控阻抗？

受控阻抗是由PCB走線(xiàn)及其相关参考平面形成的传输線(xiàn)的特征阻抗。当高频信号在PCB传输線(xiàn)上传播时，这一点很(hěn)重要。CI对于解决信号完整性问题很(hěn)重要，信号完整性问题是指信号在不失真的情况下进行传播。

電(diàn)路的阻抗取决于PCB的物(wù)理(lǐ)尺寸和介電(diàn)材料。单位為(wèi)欧姆（Ω）。需要阻抗受控 的PCB传输線(xiàn)的类型為(wèi)单端微带，单端带状線(xiàn)，微带差分(fēn)对，带状線(xiàn)差分(fēn)对，嵌入式微带和共面（单端和差分(fēn)）。

1.1為(wèi)什么需要受控阻抗？

通常，对于用(yòng)于高速数字应用(yòng)（如RF通信，電(diàn)信，使用(yòng)高于100MHz的信号频率的信号进行计算，高速信号处理(lǐ)以及高质量的模拟视频，如DDR，HDMI，千兆以太网）的PCB，您将需要受控的阻抗， 等等。

在高频下，PCB上的信号走線(xiàn)就像传输線(xiàn)一样，在信号走線(xiàn)轨迹的每个点处都具有(yǒu)阻抗。如果该阻抗从一个点到另一个点变化，则将发生信号反射，其大小(xiǎo)将取决于两个阻抗之间的差。差异越大，反射将越大。该反射将沿与信号相反的方向传播，这意味着反射的信号将叠加在主信号上。

结果，原始信号将失真：打算从发送器端发送的信号一旦到达接收器端，便会发生变化。失真可(kě)能(néng)太大，以至于信号可(kě)能(néng)无法执行所需的功能(néng)。因此，要使信号传输没有(yǒu)失真，PCB信号走線(xiàn)必须具有(yǒu)统一的受控阻抗，以最大程度地减少反射引起的信号失真。这是改善PCB走線(xiàn)上的信号完整性的第一步。為(wèi)了更好地理(lǐ)解，请阅读PCB设计中高速信号的影响。

PCB上的均匀传输線(xiàn)具有(yǒu)确定的走線(xiàn)宽度和高度，并且与返回路径导體(tǐ)（通常是与信号走線(xiàn)有(yǒu)一定距离的平面）之间具有(yǒu)均匀的距离。

1.2影响受控阻抗的因素

影响PCB阻抗公差的因素包括材料的树脂含量百分(fēn)比，树脂的Dk值以及所用(yòng)玻璃布的类型，以及其他(tā)物(wù)理(lǐ)PCB公差，例如迹線(xiàn)顶部和底部的迹線(xiàn)高度和宽度。当您提供 PCB设计时-铜图案，孔图案和最终材料厚度-我们会将铜层层压到单个電(diàn)路板上。我们以一定的公差在正确的图案尺寸和位置上制造您的PCB。您必须确保制造商(shāng)為(wèi)您提供正确的尺寸，位置和蚀刻特征的公差。否则，您的電(diàn)路板将彼此不同，从而使调试性能(néng)相关的问题变得非常困难。

1.3為(wèi)什么最好指定電(diàn)路板的電(diàn)介质而不是CI？

走線(xiàn)的阻抗也由板上使用(yòng)的PCB材料定义。材料的介電(diàn)常数和基于某些参数的预期阻抗称為(wèi)受控介電(diàn)常数。如果您喜欢数學(xué)，则可(kě)以采用(yòng)受控電(diàn)介质方法来控制所需的阻抗。一旦进行了计算，就可(kě)以指定工厂中铜层之间所需的電(diàn)介质空间。然后，用(yòng)正确的走線(xiàn)和空间布置走線(xiàn)。

在这种情况下，最好还是使用(yòng)受控阻抗板而不是受控介電(diàn)板。对于受控電(diàn)介质，您是否指定要使用(yòng)的玻璃布类型？材料的树脂百分(fēn)比？如果不是，那么您将无法确定您的制造商(shāng)正在使用(yòng)什么。另外，您是否确保走線(xiàn)宽度在公差范围内？如果您要求使用(yòng)受控介電(diàn)板，那么负担就落在了您身上。

我们為(wèi)您计算阻抗并不难。请让我们知道必须控制哪些走線(xiàn)以及所需的阻抗是多(duō)少。Sierra进行两种类型的阻抗控制： 受控電(diàn)介质和阻抗控制。 

2.如何设计阻抗可(kě)控的電(diàn)路板？

设计PCB时，应遵循以下提到的受控阻抗布線(xiàn)策略：

2.1确定哪些信号需要CI

多(duō)数时候，電(diàn)气工程师会指定哪些信号网络需要特定的受控阻抗。但是，如果没有(yǒu)，设计人员应查看集成電(diàn)路的数据表，以确定哪些信号需要受控阻抗。数据表通常為(wèi)每组信号及其阻抗值提供详细的指南。间隔规则和有(yǒu)关路由特定信号的层的信息也可(kě)能(néng)会出现在数据手册或应用(yòng)筆(bǐ)记中。DDR迹線(xiàn)，HDMI迹線(xiàn)，千兆位以太网迹線(xiàn)，RF信号是受控阻抗迹線(xiàn)的一些示例。

2.2用(yòng)阻抗要求注释原理(lǐ)图

Altium原理(lǐ)图，带有(yǒu)差分(fēn)对以及网络名称。

電(diàn)路板的设计始于设计工程师的電(diàn)路原理(lǐ)图设计。工程师必须在原理(lǐ)图中指定受控阻抗信号，并将特定的网络分(fēn)类為(wèi)差分(fēn)对（100Ω，90Ω或85Ω）或单端网络（40Ω，50Ω，55Ω，60Ω或75Ω）。在原理(lǐ)图中，在差分(fēn)对信号的网络名称之后添加N或P极性指示是一个好的设计实践。工程师还应在原理(lǐ)图或单独的“自述”文(wén)件中指定布局设计师要遵循的特定受控阻抗布局设计指南（如果有(yǒu)）。

2.3确定受控CI的跟踪参数

PCB走線(xiàn)由其上蚀刻走線(xiàn)的PCB材料的厚度，高度，宽度和介電(diàn)常数（Er）定义。在设计受控阻抗PCB时，必须注意这些参数。您可(kě)以為(wèi)制造商(shāng)提供层数，特定层上的阻抗走線(xiàn)的值（第3层上為(wèi)50Ω，100Ω）以及PCB设计材料。

制造商(shāng)会為(wèi)您提供叠层，其中要提到每层的走線(xiàn)宽度，层数，叠层中每个電(diàn)介质的厚度，走線(xiàn)厚度和PCB材料。他(tā)还通过计算需要阻抗控制的走線(xiàn)的可(kě)行厚度，宽度和高度，来满足受控阻抗的要求。遵循以下关系以了解阻抗如何取决于尺寸：

阻抗与走線(xiàn)宽度和走線(xiàn)厚度成反比。

阻抗与层压板的高度成正比，与层压板的介電(diàn)常数（Er）的平方根成反比。

3.在设计受控阻抗时避免这些布線(xiàn)错误

3.1區(qū)分(fēn)CI迹線(xiàn)与其他(tā)迹線(xiàn)

受控的阻抗走線(xiàn)宽度必须与板上的其余走線(xiàn)區(qū)分(fēn)开。它使PCB制造商(shāng)可(kě)以快速识别它们，并在必要时对走線(xiàn)宽度进行适当的更改，以实现特定的阻抗。例如，如果您需要5mil的走線(xiàn)来实现50Ω阻抗，并且还路由了其他(tā)宽度為(wèi)5mils的信号，那么PCB制造商(shāng)将无法确定哪些是受控的阻抗走線(xiàn)。因此，您应使50Ω阻抗走線(xiàn)的宽度為(wèi)5.1mils或4.9mils。

下表显示了不同层上受控阻抗的走線(xiàn)宽度和间距。非阻抗信号走線(xiàn)不应走線(xiàn)宽度為(wèi)3.5、3.6、4.2、4.25和4.3mil。

受控阻抗层的走線(xiàn)宽度和间距。

3.2保持差分(fēn)对路由的对称性

对称布線(xiàn)差分(fēn)对并保持信号始终平行。

高速差分(fēn)对信号走線(xiàn)需要相互平行，且走線(xiàn)之间要保持恒定的间距。需要特定的走線(xiàn)宽度和间距来计算特定的差分(fēn)阻抗。差分(fēn)对需要对称布線(xiàn)。您应该最小(xiǎo)化由于焊盘或末端而扩大了指定间距的區(qū)域。

3.3足够的间隔b / w控制的阻抗走線(xiàn)，其他(tā)走線(xiàn)和组件（3W和2W规则）

為(wèi)了减少串扰，b / w迹線(xiàn)的间距应為(wèi)3W或至少2W。注意，他(tā)的规则不适用(yòng)于间距為(wèi)b / w的差分(fēn)对。

3.4组件，过孔和耦合電(diàn)容器的放置

组件或过孔不应放置在差分(fēn)对之间，即使信号在它们之间对称布線(xiàn)。组件和过孔会导致阻抗不连续，并可(kě)能(néng)导致信号完整性问题。对于高速信号，一个差分(fēn)对与相邻差分(fēn)对之间的间距应不小(xiǎo)于走線(xiàn)宽度（5W）的五倍。您还应保持与其他(tā)信号保持30mils的距离。对于时钟或周期性信号，应将保持时间增加到50mil，以确保适当的隔离。

避免差分(fēn)对之间的组件和过孔。

如果高速差分(fēn)对需要串联耦合電(diàn)容器，则需要将它们对称放置，如下图所示。電(diàn)容帽会产生阻抗不连续性，因此对称放置它们会减少信号中的不连续性。要了解更多(duō)信息，请阅读如何限制PCB传输線(xiàn)中的阻抗不连续和信号反射。

对称放置耦合電(diàn)容器以避免不连续。

您应该最大程度地减少差分(fēn)对过孔的使用(yòng)，如果确实要放置它们，则它们必须对称以最大程度地减少不连续性。

请勿在平面和PCB边界处路由高速信号。

3.5長(cháng)度匹配

如果各种迹線(xiàn)上的信号速度相同，则長(cháng)度匹配将实现传播延迟匹配。当一组高速信号一起传播并期望同时到达它们的目的地时（在指定的不匹配容差范围内），可(kě)能(néng)需要長(cháng)度匹配。

長(cháng)度匹配用(yòng)于传播延迟匹配。

形成差分(fēn)对的走線(xiàn)的長(cháng)度需要非常紧密地匹配。否则，将导致不可(kě)接受的延迟偏差（正信号和负信号之间的不匹配）。長(cháng)度不匹配需要在较短的走線(xiàn)中使用(yòng)蛇纹石来补偿。需要仔细选择蛇形走線(xiàn)的几何形状，以减少阻抗不连续性。下图显示了理(lǐ)想的蛇形迹線(xiàn)的要求。阅读有(yǒu)关如何制造可(kě)控阻抗PCB的文(wén)章。

蛇形走線(xiàn)应尽可(kě)能(néng)靠近失配源。这样可(kě)以确保尽快进行失配校正。在下图中，您可(kě)以看到不匹配发生在左侧的过孔组上，因此需要在左侧而不是右侧添加蛇形管。

長(cháng)度校正到不匹配点。

同样，弯曲会导致不匹配，从而使内部弯曲上的迹線(xiàn)小(xiǎo)于外部弯曲上的迹線(xiàn)。因此，我们需要在弯曲區(qū)域附近添加蛇纹石。如果一对弯曲度小(xiǎo)于15mm，则它们会相互补偿。因此，您不需要添加蛇纹石。

長(cháng)度补偿靠近弯曲处。

当差分(fēn)对信号通过过孔从一层变為(wèi)另一层并具有(yǒu)弯曲时，该对的每个部分(fēn)都需要单独匹配。蛇形管应放在弯头附近较短的走線(xiàn)上。您需要手动检查此违规，因為(wèi)它不会被捕获在“设计规则检查”中，因為(wèi)总信号的長(cháng)度将紧密匹配。由

于不同层上走線(xiàn)的信号速度可(kě)能(néng)不同，因此如果需要差分(fēn)匹配，则建议在同一层上路由差分(fēn)对信号。

在每个段中需要补偿長(cháng)度差异。

3.6受控阻抗信号返回路径的参考层

所有(yǒu)高速信号都需要一个连续的参考平面作為(wèi)信号的返回路径。错误的信号返回路径是造成噪声耦合和EMI问题的最常见原因之一。高速信号的返回電(diàn)流紧随信号路径，而低速信号的返回電(diàn)流则采用(yòng)最短的路径。通常，在最靠近信号层的参考平面中提供用(yòng)于高速信号的返回路径。

高速信号不应在分(fēn)离平面上路由，因為(wèi)返回路径将无法跟随轨迹。您应在分(fēn)离平面周围走線(xiàn)，以提高信号完整性。另外，请确保接地面的两侧至少為(wèi)走線(xiàn)宽度的三倍（3W法则）。

避免在拆分(fēn)平面上布線(xiàn)。

如果信号需要在两个不同的参考平面上路由，则需要在两个参考平面之间连接一个拼接電(diàn)容器。電(diàn)容器需要连接到两个参考平面，并且应该放置在靠近信号路径的位置，以保持信号和返回路径之间的距离较小(xiǎo)。電(diàn)容器允许返回電(diàn)流从一个参考平面流向另一个参考平面，并使阻抗不连续性最小(xiǎo)。拼接電(diàn)容器的合适值在10nF至100nF之间。

您应避免信号迹線(xiàn)正下方的分(fēn)裂平面障碍物(wù)和参考平面中的缝隙。如果不可(kě)避免，则应使用(yòng)缝合过孔以最大程度地减少分(fēn)离的返回路径所产生的问题。電(diàn)容器的两个引脚都应连接到接地层，并应放置在信号附近。

在平面上布線(xiàn)时需要缝合電(diàn)容器。

将过孔放在一起时，它们会在参考平面中产生空隙。為(wèi)了最大程度地减少这些大的空隙，您应该错开通孔，以使通孔之间的平面有(yǒu)足够的进给。错开通孔可(kě)使信号具有(yǒu)连续的返回路径。

最好使用(yòng)接地层作為(wèi)参考。但是，如果将電(diàn)源平面用(yòng)作参考平面，则需要添加一个拼接電(diàn)容器，以使信号将参考从地面更改為(wèi)電(diàn)源平面，然后再更改為(wèi)地面。您应该在信号入口和出口附近放置一个電(diàn)容器，并将一端连接到地面，另一端连接到電(diàn)网。

使用(yòng)電(diàn)源平面作為(wèi)参考时，请添加拼接電(diàn)容器。

3.7在靠近层更改过孔的位置添加缝合过孔。

如果高速差分(fēn)对或单端信号切换层，则应在层更改过孔附近添加拼接过孔。这种做法还允许返回電(diàn)流改变接地层。

当信号更改接地参考时，放置缝合过孔。

如果高速信号走線(xiàn)切换到以不同网络作為(wèi)参考的层，则需要缝合電(diàn)容器以允许返回電(diàn)流从接地平面通过缝合電(diàn)容器流到電(diàn)源平面。对于差分(fēn)对，電(diàn)容器的放置应对称。

更改信号参考平面时，请放置拼接電(diàn)容器。

4.受控阻抗设计清单

受控阻抗線(xiàn)应在PCB原理(lǐ)图中标出。

差分(fēn)对走線(xiàn)長(cháng)度应匹配信号上升/下降时间的20％的容差。

应使用(yòng)高数据频率连接器。

对于微带结构，请在微带走線(xiàn)下方使用(yòng)不间断的地面。

对于带状線(xiàn)构造，请在差分(fēn)对的上方，下方和侧面使用(yòng)接地或不间断的電(diàn)源。接地层和電(diàn)源层提供了返回電(diàn)流路径。它还减少了EMI问题。

5. Sierra的受控阻抗功能(néng)

Sierra Circuits用(yòng)于阻抗测量的设备：

Polar CITS –仅限优惠券

Tektronix 8300 –板卡和优惠券

如果阻抗试样不能(néng)正常工作或未通过阻抗测试，则Sierra会在板上进行阻抗测试，以验证产品是否在规格范围内，或者需要进行必要的调整后重新(xīn)制作。

但是，由于走線(xiàn)的長(cháng)度（取决于電(diàn)路板的尺寸），测试電(diàn)路板的阻抗至关重要。内层阻抗迹線(xiàn)在成品上的位置也非常重要。

6.如何使用(yòng)Sierra的阻抗计算器？

首先要做的是选择所需的阻抗类型：单端或差分(fēn)。查看我们的阻抗计算器。

6.1如何计算单端阻抗？

根据下面框中列出的材料选择介電(diàn)常数。并根据您的堆叠选择電(diàn)介质高度。输入所需的SE阻抗，走線(xiàn)宽度和走線(xiàn)厚度（如果尚未预先填充）。现在单击“计算阻抗”或“计算轨迹”按钮。如果需要特定的走線(xiàn)宽度，则可(kě)以调整電(diàn)介质高度和走線(xiàn)厚度，直到获得所需的走線(xiàn)宽度。更改上述值时，请确保阻抗不会有(yǒu)太大变化。

6.2如何计算差分(fēn)阻抗？

输入所需的差分(fēn)阻抗，走線(xiàn)宽度，電(diàn)介质高度，介電(diàn)常数和走線(xiàn)厚度。现在单击“计算轨迹”按钮以获取准确的轨迹宽度。如果需要特定的走線(xiàn)宽度和间距，则可(kě)以在计算器中使用(yòng)不同的值，直到达到目的。确保阻抗变化不大。它可(kě)以是+/- 2％。

请注意，在两种情况下，Sierra的堆叠团队都不会检查奇数模式阻抗，偶数模式阻抗，传播延迟，電(diàn)感或電(diàn)容。原因是大多(duō)数電(diàn)路板仅需要一种或两种类型的阻抗：单端和差分(fēn)。

要记住的要点

除了通常的PCB规格外，PCB设计人员还应指定：

哪些层包含受控的阻抗走線(xiàn)？

迹線(xiàn)的阻抗，因為(wèi)每层阻抗迹線(xiàn)可(kě)以有(yǒu)一个以上的值。

用(yòng)于受控阻抗迹線(xiàn)的单独的孔径代码，例如4mil非受控阻抗迹線(xiàn)和4mil受控阻抗迹線(xiàn)。